第五阶段- HKMG &扩张，扩张，再扩张

2010年7月公司宣布了他们第三个300毫米Gigafab的奠基位于台中台湾科技园的fab15，将分为四个阶段。第一阶段针对40和28纳米技术，后续阶段针对下一个节点。到年底，Fab 12扩建至第4阶段，Fab 14扩建至第3阶段，产能增加37%，至每年约2.5万片300毫米晶圆。

2007年，英特尔推出了45纳米高k金属栅极(HKMG)，采用了栅极末端替换金属栅极(RMG)技术，为NMOS和PMOS使用了不同的工作功能材料。

IBM和他们的合作伙伴正在尝试替代门优先技术，该技术在高k介电层中使用不同的覆盖掺杂剂来区分NMOS/PMOS，在高k层上使用常见的金属和多晶硅。这不仅仅是栅极堆叠的差异——使用栅极-last，所有的高温源/漏工程都是在高k沉积之前完成的，使用一个虚拟多晶硅栅极;Gate-first将高k层暴露给高温源/漏处理。

图1 2010年高管论坛的门叠对比

在32纳米研发开始后[1,2]，台积电在28纳米一代上有平行的门首和门末HKMG项目，并最终确定了门末工艺，就像2010年2月的高管论坛上宣布的那样。

他们还透露，将提供三个版本，使用HKMG (28HPL)的高性能(28HP)和中速度、低泄漏品种，以及使用传统多晶硅门的28LP低功耗[3]，后来用于移动的28HPM(也称为HKMG)被添加到[4]列表中。

图2 2010年高管论坛流程对比

从45纳米和40纳米延迟中吸取教训，引入了限制性设计规则，以减少变化并提高产量:

图3 28nm节点受限设计规则

与40 nm工艺一样，28LP继续使用差分氧化物间隔层(DOS)，但这次使用了PMOS嵌入式SiGe，并且没有双应力衬垫。

图4联发科SoC中TSMC 28LP晶体管的横截面。TechInsights, 2023年。

通过将Ge含量提高到40%并采用选择性(111)空腔腐蚀，e-SiGe应变得到增强，且接触蚀停层可能存在一定的拉应力。通道方向恢复到<110>。

转向HKMG工艺，Xilinx在其Kintex-7 FPGA中采用了28HPL:

图5 TSMC 28HPL晶体管在Xilinx Kintex 7 FPGA中的横截面。TechInsights, 2023年。

在虚多晶硅门(高k优先)之前，首先形成了高k层及其界面氧化物，并且DOS间隔层已演化为三重SiN/SiO/SiN间隔层。为了保持低功耗的设计，没有嵌入式SiGe来增强PMOS，尽管我们有一个<100>的通道方向。

Altera选择为他们的Stratix-V产品使用28HP，虽然NMOS晶体管看起来非常相似，但PMOS获得了e-SiGe的好处，最高可达~50% Ge:

图6 Altera Stratix-V FPGA中TSMC 28HP晶体管的截面图。TechInsights, 2023年。

作为参考，这些是英特尔45纳米晶体管:

图7英特尔45nm晶体管的截面图。TechInsights, 2023年。

栅极堆是相似的，但不相同，使用类似的工作功能材料。一个明显的区别是替换金属序列——英特尔首先形成PMOS金属堆栈，然后将其蚀刻回NMOS区域并沉积NMOS堆栈;台积电做了相反的事情，首先铺设NMOS，蚀刻回去，然后填充PMOS金属。

图8高通APU中TSMC 28HPM栅的线性切面。TechInsights, 2023年。

28HPM的栅极层数与HKMG相同，但最小栅极长度(32 -> - 27 nm)较短，PMOS源/漏锗含量降低至30%左右。28HP和28HPM均具有<110>的通道方向，与(111)蚀刻的SiGe腔相一致。所有28纳米版本似乎都使用ELK(可能是黑钻石II)作为较低的金属层。

图9高通骁龙800中TSMC 28HPM晶体管的横截面。TechInsights, 2023年。

下表总结了这些过程。

表1。28-nm工艺变体

台积电还在2010年高管论坛上宣布，他们的下一个节点将是20纳米，而不是22纳米，保持70%的缩小，并预计在2012年。

与此同时，Fab 15第二阶段于2011年年中开始建设，第三阶段于12月破土动工;第一阶段的设备转移已经完成，预计2012年初开始批量生产。截至2011年底，Fab 12和Fab 14的月装机容量超过27万片，Fab 15完工后预计将增加10万片以上。尽管2011年是充满挑战的一年，因为全球半导体市场增长接近于零。

的2011年业务概述宣布开发CoWoS 3D芯片堆叠;“2011年，我们展示了一个功能齐全的子系统，具有内置无源组件的逻辑芯片和凸点，所有这些都是在台积电制造和组装的，使用我们专有的晶圆基板(CoWoSTM)技术。”

CoWoS是台积电先进封装开发的全新系列的一部分，但这是一个足够大的主题，应该作为一个单独的博客来讨论。

在研发方面，经过三年的寻径和演示28纳米和20纳米finFET晶体管能力后，他们还开始了全面的14纳米finFET开发。他们还启动了450mm项目，并加入了位于纽约奥尔巴尼的G450C(全球450mm联盟)——当然，该联盟最终夭折了。

2012年和2013年，28纳米产品的生产规模分别扩大到占年底收入的22%和34%。20nm产品于2014年初开始量产，由于其在领先智能手机上的应用，到第四季度收入迅速增长21%，28nm产品占全年收入的42%。

20nm节点要求在关键层上使用双模式，因为它将光刻技术推到了单次曝光分辨率的极限，标称Mx间距为64 nm[5]。它还引入了单栅扩散断裂和M0局部互连。

在晶体管结构方面，栅极层移到最后，沉积多晶硅去除后沉积的高k介电层。

图10高通调制解调器中TSMC 20HPM晶体管的横截面。TechInsights, 2023年。

替换金属序列恢复到英特尔风格，PMOS先于NMOS;NMOS应力通过堆叠故障的使用而增强[6,7]。

图11 TSMC 20HPM晶体管中NMOS栅极和源/漏极的截面(上)和栅极的线性截面(下)。TechInsights, 2023年。

通常情况下，我们不希望在晶体管中看到堆叠故障，因为如果它们通过一个结，它们就会泄漏，但只要它们包含在源/漏扩散中，它们就应该不是问题。

在直观的层面上，这种机制应该是有意义的——堆叠错误是晶格中缺少的一层原子，对于~28纳米的栅极长度，我们现在工作的通道长度为100个原子间距或更少。因此，如果在通道的两端缺少几个原子层，那么在通道中诱导拉应力似乎是合乎逻辑的。

我们从2009年开始写博客;截至2014年，台积电晶圆产能已由每年约440万片12 "当量晶圆增加至约830万片，增幅达88%，总资本支出约400亿美元。在截至2014年的五年间，台积电在代工业务上的市场份额增长至54%。

之前提到了14纳米finFET的研发;不知怎的，它演变成了16纳米finfet，并于2015年第三季度投产。

阶段6 - finfet !

待续…

参考文献

[1] C.H. Diaz等，“用于高性能低功耗应用的32nm门优先高k/金属门技术”，IEDM 2007，第263 - 266页

[2] S-Y。吴等，“基于功能高密度SRAM的32纳米CMOS低功耗SoC平台技术”，IEDM 2008, pp. 629 - 632

[3] S-Y。Wu等人，“一种高度可制造的28nm CMOS低功耗平台技术与全功能64Mb SRAM使用双/Tripe栅氧化工艺”，VLSI 2009，第210 - 211页

杨世华等，“高性能移动应用的28nm高k CMOS SoC技术”，电子工程学报，2011,pp. 210 - 211

[5] G. Nallapati等人，“用于先进移动设备的成本和功耗/性能优化的20nm SoC技术”，VLSI 2014，第156 - 157页

[6]情感。Lim等，“新型应力记忆技术(SMT)用于提高栅极高k/金属栅极器件的高电子迁移率”，IEDM 2010，第229 - 232页

[7] C. Weber等人，“从边缘位错应力的NMOS性能增益建模”，IEDM 2011年，第801 - 804页