台积电记忆中的乡间小路散步旅行——第2部分

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台积电记忆中的乡间小路散步旅行——第2部分

开始这个博客的第2部分,我们回溯到1998年0.25 -µm流程启动。商毅蒋介石的言论之一(台积电)前研发副总裁口述历史在1997年,当他加入,台积电等会议的论文无法接受IEDM或VLSI座谈会。然而,在1996年铸造模型是公认的,足球俱乐部曾(高级操作)在IEDM给全体讨论[1]。我们发现他们在VLSI 0.25 -µm技术详细1998 [2]。

0.18 -µm (180 nm)过程是VLSI 99[3],有趣的是它的介电材料的使用自旋对性能(氢silsesquioxane (HSQ))整平。商毅蒋介石讲述了:

“我们测试它,一切都很好。所以我们使用HSQ取代最为(氟硅酸盐玻璃)。这是伟大的。…在研发,我们不得不做一些可靠性资格。它通过了所有的标准生产。但当你有一个大的体积,我们开始有可靠性问题。后,我们发现在最后一刻,我们已经去生产。然后在圣诞节的时候,我们立即试图把最为回来了,所以晚上我们工作天,圣诞节没有休息,没有打破的新年,没有打破中国新年。一直在非常高的压力下,我们终于得到它,它是,它已经晚了,但好。”

所以,这是一个很好的例子明显研发成功如何卷生产启动时跌倒。同样,IBM也有问题他们的自旋对材料和材料丝性能回到CVD处理。

阶段3 -绘画水平,甚至(短暂)

可以说与180 nm节点,台积电与其它领先制造商,也许几个月在尺寸但一点推进最为的使用。IBM和英特尔推出了他们的180 nm代1998 - 1999年,但是我们没有最为使用的记录。他们也运客户300毫米晶圆在2000年从工厂6 12英寸的飞行员在台南。

150 nm节点实际上是180海里的收缩,与七个金属和最为介质。

图1:150 nm Nvidia GPU的横截面

集成电路市场的历史上最糟糕的一年是2001年,注册下降32%。尽管如此,150 nm产品取得了第四季度销售额的21%,和产线开始生产300毫米,虽然整体晶片出货量下降。令人惊讶的是,即使在经济衰退,300毫米晶圆2001年实现硅发货总量的4%。

图2:半导体晶片大小转换

2002年标志着工厂的租赁和退休结束1工研院和体积发射130 nm的一代,产生在第四季度销售额的8%。

RC延迟后端金属/电介质栈继续推动对电介质材料铜金属化和性能的需求。IBM了铜在180海里,很明显,其余的行业必须遵循维度继续萎缩。

在150和130海里,台积电引入铜金属化第一年或两年的最为端介质。堆栈使用单一的波纹与钨铜金属1插头(铜是一个潜在的载体一生杀手如果基质渗透)和dual-damascene上面的金属化。

图3:截面的130 nm阿尔特拉骑士(200 mm晶圆)

2003年4月,他们宣布130海里的版本与电介质材料的真实性能,使用“黑钻石应用材料的技术。通过“真正的性能”我们的意思是电介质的增殖系数粘度值3.0或更少;黑钻石是声称k ~ 2.8 [4]。

最初都是工厂在200毫米晶圆,但建立了铜、300毫米增加,台积电是第一家船体积的介质材料与铜和产品性能,在300毫米晶圆。回想起来,这让他们领先于其他铸造厂和IDMs如英特尔、IBM。

第一个产品,我们看到的是一个ATI图形芯片,但直到2003年底。

图4:截面介质材料130 nm ATI图形处理器的性能(200 mm晶圆)

像往常一样,台积电提供了一个临时110 nm节点之前90海里,通常10%的缩水130海里,但是在这个例子中从Nvidia看起来也是成本降低,因为没有性能(GPU有点奇怪!)。结果,战壕和通过腐蚀明显比ATI部分更精确。

图5:截面的110 nm Nvidia图形处理器(300毫米晶圆)

2004年,年90海里,在纳米行业最终转向命名其过程而不是微米。它也是一个CMOS开创性的一年;Dennard缩放(同时减少门长度、栅氧化层厚度和驱动电压)最后达到极限栅氧化层变得如此薄(-1.2 ~ 1.0海里),运营商可以穿透它,显著增加电流泄漏和功率损耗。

在130海里有放慢一点,而不是使用性能,和终于搬到铜金属,英特尔可以说带着技术领先应变硅的引入提高载流子迁移率以及性能。他们不是独特的,其他公司也应用流动增强;IBM、AMD和富士通也使用氮化拉伸。富士通和德州仪器使用晶片旋转,但只有英特尔嵌入式锗硅源/漏技术用于增强管理办公室。

图6:英特尔90 nm晶体管显示压力机制

阶段4 - 300毫米、整合和统治的开始

台积电的90 nm过程只在300毫米晶圆生产,他们声称这是“世界上第一个12英寸,性能,90纳米的过程达到充分生产”,它是通过30多个客户。

产品分析Chipworks是阿尔特拉Stratix™——FPGA。这是一个10-metal部分铝+ 1铜(9),在M1-M6材料使用性能。晶体管结构并不是一个直接从130 nm节点收缩;已经修改为改变侧壁间隔结构典型的l型垫片的前代过程。与英特尔结构相比,氮化覆盖物似乎太瘦被用作压力层流动性增强。

另一台积电90 nm过程的主要特点是其进化对电介质材料第二代性能——海沟和通过腐蚀明显比在130 nm节点,清洁和盖层改变了SiCO(而不是SiCN)组成。

图7:截面的90 nm阿尔特拉Stratix FPGA和55-nm门长度

上市十年之后,台积电有两个12英寸晶圆厂,五8英寸晶圆厂,和一个6英寸晶圆厂以及两个全资子公司,在美国WaferTech和台积电(上海)公司有限公司在中国的合资工厂,SSMC,在新加坡。总安装台积电和其附属公司的年产量是480万8英寸晶圆。

在后台,企业研发工作稳步新晶体管和处理技术,如SOI, finFETs, MRAM, high-k门电介质,金属大门,strained-Si,甚至纳米线。提到finFETs惊讶我们直到我们记得晨鸣胡锦涛首席技术官的台积电从2001年到2004年(晨鸣纸业在1999年发表了第一个finFET纸)。

他们也是第一个公司致力于浸没式光刻ASML和尼康,他们收到了第一个ASML系统2004年,宣布功能90 nm测试芯片那一年,和近似生产缺陷密度的0.014 /厘米²在2006年初在12英寸晶圆。

自从早期基地台积电提供了变化的逻辑流程,如混合信号,嵌入式内存、非易失性内存,和高压技术和2000年代中期已经筹划他们两个“平台”先进技术和主流技术。

图8:台积电平台组合

我们没有时间和空间去其他“主流”产品的细节,但值得注意的是,150 nm和大,在6英寸、8英寸晶圆工厂在2006年销售额的50%。

2006年早期的推出80 nm half-node像往常一样,90 nm的石印收缩过程。这些half-nodes可能很难确定,因为他们看起来在结构上类似于前面的全部节点,但金属球的详细比较可以表明这样的装置。

但结构上几乎没有差异,我们可以看出SiOCN屏障层的微妙的变化,我们发现了一个稍大的门的长度。

图10:80 nm ATI显卡的横截面

到2006年底,IC的见解将台积电列为第四IC销售,这是最大的铸造超过2.5倍。

图11:十大IC铸造厂

他们也创造了这个词“GigaFab”两个300毫米晶圆厂,总容量271000 4 q06 300毫米晶圆。”这些“GigaFabsSM”是我们不断努力提高制造业中心的卓越和继续突破。我们十亿级晶圆厂达到降低运营成本,实现近100%的自动化、实时等晶片调度,一个搜索引擎优化路线的自动物料搬运系统(抗苗勒氏管激素),全自动化生产晶圆和non-product晶片,以及精益在制品控制。”(2006年业务概述)

图12:台积电GigaFab提供最佳性能

下一个完整的节点是65海里,我们发现一个有趣的例子,foundry-client定制。除了一个Altera FPGA,我们确定了德州仪器(TI)基带处理器由台积电工厂。当后端栈是相似的,我们看到晶体管结构有着显著的不同。

图13:截面的死海豹(左)Altera FPGA和TI基带处理器

TI的部分有一个明显的厚(1.6µm)最大铜层,适用于射频电感等特性,而FPGA ~ 0.85µm;较低的金属球小匹配TI的65 nm的过程。除此之外,较低的金属/电介质栈是相似的。这个处理器是为诺基亚手机,TI使用自己的工厂,联电,和台积电生产的芯片;我们认为相当大一部分!这是一个看晶体管。

图14:截面的晶体管(左)Altera FPGA和TI基带处理器

阿尔特拉设备遵循的趋势90 - 80 nm晶体管,切换到platinum-doped镍硅化物和修改(可能强调)接触腐蚀停止层(华欧国际)。TI晶体管包含他们的微分抵消垫片(DOS)技术和l型逆电流器[5]退休由台积电在110 nm。阿基板都是旋转45给< 100 >频道。

55纳米,10%的收缩过程在2007年宣布,但是我们似乎没有任何分析当代产品。当然,发展一直在持续的第二代过程,传统的(SOI)和high-k金属门(HKMG) 45纳米论文提出了IEDM 2007 (6、7、8)。

商业上,2007年飞利浦的最后撤资台积电股票可以说是最成功的合资企业在半导体行业~ time-Philips最初投资的1300万美元增加到超过100亿美元的20年的伙伴关系。容量也增加了从710万~ ~ 830万晶片(相当于8英寸),三分之二的两个300毫米晶圆厂。

台积电开发他们的45 nm制程技术,英特尔推出了他们的45纳米HKMG过程,影响深远的改变晶体管结构,消除了多晶硅栅,代之以一个复杂的金属栈。

图15:英特尔45纳米晶体管的横截面

台积电了45 nm制程更保守路线,虽然重大changes-immersion光刻,极端性能(麋鹿),并强调晶体管。看来,这些变化减缓45 nm制程的引入,在一定程度上,该节点是有效地通过,和过渡计划half-node 40 nm。

从评论,不仅仅是引入新的流程步骤导致问题,也是/布局交互过程。“好吧,在这一代我们发现什么是最重要的,设计布局风格,因为在我们的产品我们确实看到设计的,因为不同的产品有不同的产量,而且范围很广泛,我们发现对于这些产品收益率低主要是因为设计布局的依赖。我们称之为设计制造什么?用浅显的英语是在设计时不能完全描述,设计规则,我们有一个额外的算法软件优化布局,以便得到最好的收益。”(马克·刘二季度分析师称)。新计量也必须安装并运行起来。

2008 - 2009年的经济大衰退也触及;全球集成电路市场在2009年下降了10%,尽管第四季度大幅反弹47%,而今年1季度。台积电的效果很明显可以看出65/40nm收入阴谋。

图16:65海里/ 40 nm收入

基于40 nm制程过程包含45 nm制程过程变化,尽管在发表45纳米尺寸与最小收缩[6]。它最初提供的三个版本,低功率(LP)、通用(GP)和高性能(GS),添加了一个超低性能的变体。

这三个过程的分析表明,GS dual-stress使用氮化华欧国际(NMOS DSL:拉应力,压缩PMOS)和嵌入式锗硅源/消耗额外的PMOS压应力。GP过程也使用DSL,但是锗浓度较低(19%比26%),和LP继续使用DOS垫片和< 100 >但是没有DSL或e-SiGe渠道。所有版本似乎利用麋鹿(可能黑钻石II)较低的金属层。

图17:40 g Altera FPGA麋鹿的横截面介质(上)和晶体管

到2009年底,台积电已经超过400客户和生产超过7000种产品在今年。出货量增加了在过去的十年中从180万年晶片(相当于8英寸)到770万年的2009人,和容量扩大了从190万年到1000万年每年晶片,反射的扩张300毫米晶圆厂产线,第四阶段,工厂14,第三阶段。因此,收入已经从~ ~新台币2960亿元新台币73元的承诺额10年增长400%。

期5 - HKMG &扩张,扩张,扩张

未完待续…

引用

• 足球俱乐部曾”,铸造技术”,IEDM 1996 - 22页
• M.H. Chang et al .,“高度可制造的0.25µm Multiple-Vt双栅氧化层CMOS逻辑流程/嵌入式IC铸造技术”,VLSI技术1998年,页150 - 151
• h·迪亚兹et al .,“0.18µm CMOS逻辑互连材料技术与双栅氧化层和性能的高性能和低功耗的应用程序”,VLSI技术1999年11 - 12页
• Naik m . et al .,“流程集成的双级Copper-Low k (k = 2.8)互连”IITC 1999年,页181 - 183
• b .霍农et al .,“高性能90 nm逻辑技术与37海里门长度、双等离子氮化闸极介电层和微分抵消垫片”VLSI技术2003年,页85 - 86
• 程K-L et al .,“高度扩展、高性能45 nm大部分逻辑CMOS技术0.242μm2 SRAM单元”,IEDM 2007年,页243 - 246
• 年代,Fung et al .,“45纳米SOI CMOS技术与3 x空穴迁移率增强高性能CPU和非对称晶体管应用”,IEDM 2007年,页1035 - 1037
• 热处理黄et al .,“45 nm High-k /金属门CMOS技术GPU /转专业应用程序与最高PFET性能”,IEDM 2007年,页285 - 288