帕特·盖尔辛格带我们踏上了记忆之旅，并展望未来
去年11月，英特尔举办了创新日开幕式主题首席执行官帕特·盖尔辛格。以本月英特尔4004微处理器诞生50周年为起点，他回顾了晶体管技术从1971年到现在的发展历程，并简要展望了英特尔路线图中即将到来的节点。他随后发布了这篇文章LinkedIn上的特定部分这样我们就不用在主题演讲的前半小时里翻看了。一个更详细版本刚刚发布在英特尔的YouTube频道上
迪克·詹姆斯
英特尔首席执行官帕特·盖尔辛格——“英特尔创新”主题演讲
自从1970年我加入这个行业，在飞利浦半导体公司工作以来，这在很大程度上是对我职业生涯的一次技术回顾，我忍不住回顾了过去50年的技术进步是多么显著。
这似乎难以置信，但早在1971年，我们就只使用PMOS和10微米的设计规则!具有自对准源/漏的多晶硅栅技术是最近引入的，取代了铝栅，LOCOS(硅局部氧化)隔离也开始使用。这就是我们下面看到的氧化物边缘的锥形。
光刻是在当时的2英寸晶圆上通过接触印刷和手动对齐完成的，经验法则是每个掩模不超过5个晶圆，模具尺寸每边不超过5毫米。
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就我个人而言，我第一次与专利执法发生了纠纷，当时飞利浦法务部要求我查看英特尔芯片——他们想知道英特尔是否在使用LOCOS。我们横切了零件，把它放在我们的第一个全新的扫描电镜里，它就在那里!当时飞利浦对技术交换比对许可费更感兴趣;我记得，交易是4K-DRAM的完整流程序列和掩码集。那时候没有电子成像，我们都是用宝丽来胶片。
在接下来的十年中，Dennard结垢工作得很好，直到大约2微米，我们开始看到短通道效应，需要侧壁间隔和源/漏扩展。
同时引入了投影对准和离子注入技术，使整个工艺流程具有自动化、准确性和可控性。
我们一直使用LOCOS直到大约0.35微米节点，这时STI(浅沟隔离)成为隔离的标准形式。
当然，我们在后端也看到了很多变化，特别是CMP和钨触点的引入，使多层次金属成为可能，步进取代了光刻。晶圆尺寸从70年代早期的2英寸，到3英寸，4英寸，6英寸，再到8英寸(200毫米)，在此期间有一些晶圆厂使用5英寸。
作为一般规则，对于逻辑部件，门长度被用作节点或代数，直到~0.35 -不是普遍准确，但普遍接受。但在四分之一微米时，物质开始发散，栅极缩小的速度比节点数还快。
1998年，IBM在180纳米节点(栅长~90纳米)引入了铜金属化，在130纳米处开始使用低k介质和300毫米晶圆。在90nm时，Dennard缩放确实失败了;栅极氧化物已经变薄到1纳米，此时它像筛子一样泄漏电流，泄漏功率随之上升。因此，为了不断提高性能，英特尔通过增加信道压力来提高载波移动性。他们在NMOS中使用了拉伸氮化物，在源/漏中嵌入SiGe，为PMOS提供压应力。
65纳米本质上是90纳米的收缩，优化应力以提高性能;最大的变化出现在45纳米，采用高k金属栅极(现在通常称为HKMG)。
很难看到这里发生了什么，所以这里有一些45nm晶体管[1]的横截面:
如你所见，这是一种全新的大门建造理念。采用替换金属栅(RMG)工艺，首先在高k层上形成一个虚拟多晶硅栅，然后完成所有源/漏工程(侧壁间隔通过接触蚀刻停止层和电介质填充);CMP回暴露假门，蚀刻出来，并填补与门堆栈。
额外的微妙之处在于PMOS堆栈首先在整个晶圆上构建，然后在NMOS区域将其蚀刻回钽层，然后沉积NMOS堆栈。我们还可以看到，PMOS源/漏中嵌入的SiGe采用(111)平面来改善应力向通道的传递。在这些图像中看不到从通过小孔接触到沟渠接触的变化。
32nm结构[2]是45纳米结构的进化:
序列略有变化，因为高k是在移除假门后放置的，但本质上门堆栈是相同的。另一个显著的特点是抛光的钨触点到stub，铜使接触的大部分。
RMG工艺的好处之一是去除虚门增强了PMOS通道中的应力，提高了相对于NMOS的性能。正如他们IEDM 2009[3]论文中的图所示，PMOS驱动电流从65纳米到45纳米节点显著增加。
下一个收缩是另一个巨大的架构变化，到FinFET结构。英特尔将RMG栅极堆叠在3D鳍状基板上，在通道的三面提供栅极控制。
正如我们的TEM所示:
带圆形顶部的锥形鳍片应该具有良好的可靠性，但栅极宽度现在由鳍片上的环绕距离定义，迫使栅极宽度量化，在这种情况下为~70纳米。整个翅片高度约为100纳米，翅片宽度在闸门下方为5 - 15纳米。功能翅片高度为~34纳米，栅极宽度为~70纳米。
已经过渡到FinFET，新一代紧随其后，我们现在有英特尔7阿尔德湖部分，去年年底发布。
正如你所看到的，14nm和10nm节点之间有6年的差距，实际上14nm迭代了4次才达到10nm。与此同时，鳍变得更高、更垂直、更薄、更紧密，从而在单位面积上提供更大的驱动电流。我们还对栅极堆栈进行了改进，以允许更大范围的阈值电压。以下是10nm部分的图片:
阿尔德湖目前正在分析中…
在经历了过去50年的处理之后，帕特·盖尔辛格展望了未来。英特尔4和英特尔3将继续是finfet。然后，我们将在20A节点(英特尔的命名法)看到另一个架构变化，即栅极全能技术(GAA)，用英特尔的说法是ribbonfet(纳米片)。
除了额外的通道控制，GAA结构增加了灵活性，因为我们可以改变片的宽度和数量，所以栅极宽度不再像finfet那样量化。
没有提及forksheet, imec在NMOS和PMOS纳米片之间引入了介电壁;最终，为了节省面积，我们将采用堆叠纳米片，如英特尔IEDM 2020论文[5]所述:
当20A GAA一代推出时，英特尔计划使用他们的PowerVia技术，将功率传输金属化放在芯片背面:
所以在过去的50年里，我们从10微米一代到5纳米一代，缩小了2000倍，为了分析它们，我们从光学显微镜到最新的像差校正电子显微镜。
我们还有很多代人要来!
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参考文献
- D.詹姆斯。”从应变到高k /金属栅极- 65 - 45纳米过渡， asmc 2008
- D.詹姆斯。”前沿硅器件中的高k/金属栅极， asmc 2012
- P. Packan等人，”高性能32纳米逻辑技术，采用第二代高k +金属栅极晶体管， IEDM 2009，第659 - 662页
- 英特尔加速事件2021年7月26日
- C-Y Huang等人，”三维自对准堆叠NMOS-on-PMOS纳米带晶体管继续摩尔定律缩放， Proc IEDM 2020，论文20.6,pp. 425-428
