由4部分组成的博客系列：智能手机成像仪的现状
第1部分：芯片堆叠和芯片间互连
发布日期：2019年7月9日
撰稿人：雷·方丹
内容改编自TechInsights在2019年国际图像传感器研讨会（IISW）上的演讲
TechInsights有幸在今年的IISW研讨会开幕之际，就智能手机成像仪的最新技术进行了演讲。智能手机成像代表了最高容量的成像应用，在大多数情况下，它的成像技术元素处于领先地位。谈话的大纲分为四个部分：
(1)芯片堆叠和芯片到芯片互连,
(2)像素缩放和缩放使能器,
(3)有源硅厚度与深沟隔离（DTI）结构，和
(4)非拜耳滤色器阵列和相位检测自动对焦（PDAF）.
在这个系列的第一个博客，张贴芯片堆叠和TSVs/Cu直接键合互连将介绍，其余的主题将在夏季发布。当然，这些仅仅是从我们的订阅者有权24/7访问我们的网站的深层次分析中得出的亮点图像传感器订阅.
堆叠的芯片成像仪是旗舰智能手机主摄像机的要求。为了比较，图1显示了最近的iPhone主摄像头两模堆叠成像仪（索尼，中心），相对于来自omnivision和索尼的最小和最大的观察到的两芯堆栈。堆叠芯片面积和垂直互连方法之间没有相关性，但是在这一系列中，我们通过硅通孔（TSV），Cu-Cu混合粘合和使用双TSVs来看，我们看到对接Cu。
图1：观察到的最小、最大的叠层芯片成像仪
图2中显示了最近苹果、华为和三星主打相机的叠层芯片成像仪的相对芯片尺寸，并标注了有源芯片间互连阵列的示意图。索尼的两个堆叠成像仪采用6.0µm间距铜-铜混合键合技术，取得了巨大的成功。正如在IEDM 2018和其他地方展示的，用于小像素的像素级互连正在开发中，但目前观察到的有源Cu-Cu互连阵列仅用作TSV阵列的替代品。三星的解决方案集成了一个DRAM芯片倒装芯片安装在其两个芯片堆栈的背面，形成一个三层堆叠的解决方案。对于成像仪到图像信号处理器（ISP）的连接，三星更喜欢6.0µm TSV；下一个图中详细介绍了更多细节。先进的索尼堆叠成像仪中使用的ISP采用40纳米技术生产工艺制造，而三星ISP采用28纳米技术生产工艺制造。
图2：旗舰智能手机、主摄像头
下一张图片大部分是从以前发布的内容中回收的，但对于三星Galaxy智能手机最近推出的索尼和三星三层叠加成像仪结构来说，这是一次更新。索尼的解决方案是一个真正的三片晶圆堆栈，与一个完整的TSV流相连接，在一个减薄的DRAM背面包含一个重新分配（RDL）层（不带注释）。三星的倒装芯片DRAM解决方案通过ISP集成了两个RDL层和一个高深宽比TSV，以实现从DRAM到ISP前端的最终连接。
图3：三层叠加成像仪
如果您参加了研讨会，为了简洁起见，图4被跳过了。它是对选定应用程序中前照灯（FI）、后照灯（BI）、堆叠式BI和三层堆叠式BI配置分布的高级评估。这个分析是从我们的报告目录中映射出来的，但是完整的讨论超出了本文的意图。相反，这是一个引入图5的好方法。
图4：成像仪配置热图
下面是三位领导者的智能手机成像仪的简史。索尼推出了首款具有双TSV的堆叠式芯片，并发展为单TSV结构。其第一代6µm间距Cu-Cu混合键合仍在广泛使用，但我们刚刚在2019年记录了其0.8µm像素代传感器向3.1µm间距Cu-Cu混合键合的演变。据我们所知，这是世界纪录的成像铜铜混合键沥青。OmniVision和foundry合作伙伴生产了对接TSV、单TSV和Cu-Cu直接混合键互连。据我们所知，台积电保持着4.0µm成像仪单TSV间距的世界纪录。填充W的TSV是三星叠层成像仪的首选互连选择，我们在其叠层成像仪中记录了5.0µm TSV。
图5：两个堆叠成像仪
我们将在这里休息一下，并恢复将IISW 2019演示内容发布为夏季的一系列博客帖子。讨论的下一个主题将是小像素缩放和相关技术推动者的趋势。
智能手机成像仪的发展现状
从TechInsights在IISW 2019的演讲中下载我们的论文和幻灯片。
